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IDT71V35761, 128K x 36, 3.3V Synchronous SRAMs with
3.3V I/O, Pipelined Outputs, Burst Counter, Single Cycle Deselect
Commercial and Industrial Temperature Ranges
JTAG Interface Specification (SA Version only)
t JCYC
t JF
t JCL
t JR
t JCH
TCK
Device Inputs (1) /
TDI/TMS
Device Outputs (2) /
t JS
t JH
t JDC
TDO
TRST ( 3)
t JRSR
t JCD
x
M5301 drw 01
t JRST
NOTES:
1. Device inputs = All device inputs except TDI, TMS and TRST .
2. Device outputs = All device outputs except TDO.
3. During power up, TRST could be driven low or not be used since the JTAG circuit resets automatically. TRST is an optional JTAG reset.
JTAG AC Electrical
Characteristics (1,2,3,4)
Symbol
t JCYC
Parameter
JTAG Clock Input Period
Min.
100
Max.
____
Units
ns
Scan Register Sizes
t JCH
t JCL
t JR
t JF
t JRST
t J RSR
JTAG Clock HIGH
JTAG Clock Low
JTAG Clock Rise Time
JTAG Clock Fall Time
JTAG Reset
JTAG Reset Recovery
40
40
____
____
50
50
____
____
5 (1)
5 (1)
____
____
ns
ns
ns
ns
ns
ns
Register Name
Instruction (IR)
Bypass (BYR)
JTAG Identification (JIDR)
Boundary Scan (BSR)
NOTE:
Bit Size
4
1
32
Note (1)
I5301 tbl 03
t JCD
t JDC
t JS
t JH
JTAG Data Output
JTAG Data Output Hold
JTAG Setup
JTAG Hold
____
0
25
25
20
____
____
____
ns
ns
ns
ns
1. The Boundary Scan Descriptive Language (BSDL) file for this device is available
by contacting your local IDT sales representative.
I5301 tbl 01
NOTES:
1. Guaranteed by design.
2. AC Test Load (Fig. 1) on external output signals.
3. Refer to AC Test Conditions stated earlier in this document.
4. JTAG operations occur at one speed (10MHz). The base device may run at any speed specified in this datasheet.
18
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